wr_en
写使能信号
rd_en
读使能信号
full
写满信号，当FIFO写满时此信号拉高
empty
读空信号，当FIFO读空时此信号拉高
almost_full
快要写满信号，当FIFO将要写满时此信号拉高，比full信号提前一个时钟周期
almost_empty
快要读空信号，当FIFO将要读空时此信号拉高，比empty信号提前一个时钟周期
prog_full
可编程满信号，如果FIFO的深度为1024，可以配置成写满512个数据时将此信号拉高
prog_empty
可编程空信号，如果FIFO的深度为1024，可以配置成读了512个数据时将此信号拉高
din[n:0]
写入的数据
dout[n:0]
读出的数据
wr_ack
写反馈，当一个时钟周期中，FIFO成功处理了使能，就会返回一个wr_ack信号表示写使能成功处理
valid
数据有效信号，当读出的数据是稳定有效的，则将此信号拉高
overflow
溢出信号，当写满时，就会将溢出信号拉高
underflow
下溢出，当数据读完之后就会将此信号拉高表示数据已经空，无法再读
wr_data_count[p:0]
表示FIFO中有多少个写数据
rd_data_count[p:0]
表示FIFO中还有多少数据没有读出，如果读写时钟、读写数据位宽都是一样的话，这两个信号的值是一样的
prog_full_thresh_assert
动态编程prog_full的门限值
prog_empty_thresh_assert
动态编程prog_empty的门限值
prog_full_thresh_negate
门限值失效，可以使设定的门限值失效
prog_empty_thresh_negate
门限值失效，可以使设定的门限值失效
prog_full_thresh
实际输入的门限值信号，以上两个信号作为确认信号，三个信号相互配合使用
prog_empty_thresh
实际输入的门限值信号，以上两个信号作为确认信号，三个信号相互配合使用
injectsbiterr
注入单比特的错误，一般这四个信号不使用，再V系列才能用
sbiterr
输出单比特的错误信号
injectdbiterr
注入双比特的错误
dbiterr
输出双比特的错误信号
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