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单片集成的局限性及芯片互连和封装技术的进步，刺激了先进异质封装的发展，即使用2.5D和3D方法对多个芯片进行协同封装。但这带来了复杂的测试挑战，也推动了先进封装测试新标准和方法的研制。虽然许多有名的问题已经解决，但对于先进封装的实施过程而言，现在仍处于早期。随着走向大面积使用，最佳实践和低成本方法将不断发展。

将走向更多应用

CyberOptics总裁兼首席执行官Subodh Kulkarni说：“先进封装市场是一个非常有活力和高增长的市场。虽然它是特殊应用的高端选择，但我们相信它已经做好了渗透到许多不同应用的准备”。KLA的ICOS部门总经理PieterVandewalle说：一些领先应用采用了先进封装，如包括HBM和GPU在内的高性能计算和高端游戏处理器通常包括2.5D和3D封装。

这项技术的驱动力之一是，这种能力正在通过代工厂变得更加广泛。Cadence公司数字与签核组研发高级集团总监Vivek Chickermane说：“半导体代工厂正在提供这些封装解决方案。而过去只有高度集成的IDM才能做到这一点。”FormFactor的首席营销官Amy Leong说：但测试成本是需解决的大挑战，需要在测试量和损失产量之间取得平衡。

先进封装面临的技术挑战

2.5D集成涉及某种中介层，具体技术因制造商而异。最常被讨论的是硅中介层，因为它支持极其精细的线路，可以互连芯片上间距为55µm甚至40µm的微凸点(micro-bumps)，比传统的C4(可控塌陷芯片连接)凸点的间距更近，后者的典型间距在100µm或以上。

硅中介层由典型的芯片制造厂或代工厂制造，挑战在于其成本。此外，它们的尺寸最大只能是曝光的光场，尽管FormFactor指出，台积电已经取得了一些进展，可使用多次曝光来制造更大的硅中介层。英特尔通过其“嵌入式多芯片互连桥”(EMIB)来解决这个问题，三星则使用有机“面板”。

3D集成中，芯片垂直叠加，采用面对面堆叠(F2F)、微凸点或混合键合进行连接。当一个芯片连接到另一个芯片的背面时，通硅孔(TSV)可将信号从芯片的有源区传送到背面，以便与堆叠在其上的芯片进行连接。TSV有其自身的风险。Chickermane说：“TSV有一些特定的缺陷机制，如裂缝、不完全填充和绝缘体壁上的针孔。”

测试点的选择

对于异质封装，一个芯片成为整个组件的测试接入点。对于3D封装，这自然是最底层的芯片，因为它可以接触到封装壳和外部世界。对于2.5D封装来说，没有一个自然的选择，所以必须赋予一个芯片该角色。所有芯片的所有测试信号都将通过该主芯片，作为路由往返于其他芯片。

测试面临的最大挑战是优化测试插入的数量，并与报废材料成本保持平衡。这个问题没有一个正确的答案，它受到许多因素的影响。

已知好芯片的挑战

在组装的芯片上实现良好良率的关键之一是“已知好芯片”(KGD)，是已通过晶圆分选的芯片。Synopsys公司高级技术营销经理Rita Horner说：“将芯片加入到一个封装中，良率会平方化。即使有高良率的芯片，如果盲目组装而不进行测试，即使节省了芯片测试的成本，也会因为成品率太低而不经济。FormFactor表示，如果芯片的良率低于86%左右，就需要进行键合前测试。要从KGD开始组装。仅仅测试室温下晶圆的性能并不够。Leong说：“已知好芯片经过测试确保在温度下已知是好的”。

微凸点对晶圆探测带来的挑战

晶圆探测更大的挑战来自于微凸点本身。这些微凸点非常小而精致，探针很难探到它们。Horner说：“探针几乎会损坏微凸点。”微凸起点很难碰触。Chickermane说，TSV就像一片森林。外围最容易进入。即使成功探测到，之后也可能难以可靠地进行组装。

一个常见的解决方案是使用“牺牲垫”。这些是比微凸点更大的垫子，但它们也带来了挑战。Leong说：“牺牲垫上没有凸点。因此很难穿过微凸点的森林进行探测。因此，有设计规则在牺牲垫周围建立了大约50µm的保持区。”

但是不能为每个微凸点都放一个牺牲垫，而是利用空位有选择地增加牺牲垫，以避免增加芯片面积。有很多方法可以处理这个问题： 

·只关注关键功能--尤其是那些永远不会在封装之外出现的功能，后者可以在组装后进行测试。

·创建一个可重复现有路径的影子路径。用于测试，前提是它将遭受真正路径会遭受的任何故障。

·在扫描配置中使用它们，或者使用多路复用器，这样就可以用一个牺牲垫访问多个微凸点信号。

Horner介绍把这一点发挥到了极致的方法：“牺牲垫主要用于连接JTAG接口，在那里可以进行内存BiST、逻辑BiST、扫描测试和I/O环回测试等测试，以验证一个芯片中的每一个功能。”

如果你不能用牺牲垫来测试每一个信号，那么你是不是在挑战“已知好芯片”的概念？这就成了一个实际的经济问题。FormFactor的总裁兼首席执行官Mike Slessor说：“保证KGD的测试成本通常在经济上不可行。我们需要经济上可行的策略，以确保‘足够好芯片’”。

Leong补充说，KGD是在一个滑动的尺度。“它总是归结为平衡测试覆盖情况的行为，既可以捕捉较高概率/影响的问题，又可承担较小问题通过最终测试所意味风险。”

如果使用牺牲垫，Leong指出，所有的微凸起都应该在表征期间访问。一旦知道芯片的正确性和可靠性，制造就可以过渡到使用牺牲垫。

划片会影响已知好芯片

同样重要的是要考虑到，在晶圆分选后，芯片被认为是“已知好”。但即使在组装之前，晶圆划片也会引入裂纹和其他缺陷，因此将这些缺陷纳入测试很重要--尤其是温度过高可能会激活新的故障。此外，YieldHUB的首席执行官John O'Donnell说：“有时一个芯片的性能会受到其他芯片的影响。”

当几个KGD叠加在一起时，就可以对它们进行测试。那些通过的就是“已知好堆叠”(KGS)。将KGS组装在基板上进行下一步的2.5D集成，可以提高最终单元的良率。 

标准提供了已知的方法

通过外部封装连接提供的有限互连来测试多个芯片，这一挑战得到了许多标准的帮助。其中最著名的是联合测试行动组(JTAG)标准，正式名称为IEEE 1149.1。

这是一种历史悠久的方法，最初是为了测试芯片之间的电路板连接--即芯片外部的线路。它之所以流行，是因为它还允许通过一个或多个内部扫描链测试内部芯片信号。

内部测试在IEEE 1687中被正式确定。IEEE 1500进一步支持通过将被测裸片的每个块包在测试包装(wrapper)中来测试这些功能块。这种封装方法在3月份发布的IEEE 1838中得到了进一步扩展。

1838是“主”芯片上JTAG和其他芯片的芯片包装的结合。它包括了芯片堆叠的“测试电梯”的概念。Chickermane说：“用下面的芯片测试中间的芯片，中间的芯片测试上面的芯片等。‘测试电梯’将测试协议带到目标芯片上。”

任何按照IEEE 1838标准进行设计的人，都可以保证对所有的芯片进行测试。这使得使用极少的牺牲垫变得更加容易。Horner说：“通过JTAG接口，可以使用PHY的内部内置模式发生器和检查器运行环回测试，而无需访问每个I/O引脚。许多PHY具有内置的自测试、冗余路径和板载范围功能，可以通过芯片的JTAG接口进行访问，以实现晶圆级测试。根据芯片所用测试方法，所有的块都可以通过JTAG访问。IEEE 1149、1500、1687以及新发布的1838等测试标准，可以实现封装内多芯片系统的端到端测试解决方案。”

需要注意的是，这些标准针对的是数字信号测试，而不是模拟信号。任何模拟信号的测试都需要特别考虑。如果使用牺牲垫，就需要考虑焊盘对任何模拟行为的影响。

先进封装设计工具和注意事项

虽然标准简化了一些准备测试的工作，但在设计时仍有许多需要考虑的问题。硅前规划和分析是必要的，以确保硅后表征和测试步骤有获取成功的最大可能。

对于在制造中没有通过牺牲垫或扫描链进行测试的信号，需要进行广泛的分析，以确保高质量的连接和无电迁移。输出驱动器必须在硅前进行分析，并在硅后进行表征，以确保它们足够坚固，能够在多芯片封装中可靠地工作。

对于数字测试，压缩的外部向量在芯片上展开，然后生成一个签名结果，读出并验证。当为多芯片测试设置准备单芯片测试向量时，需要进行一些简单的记录。

对于扫描链，序列化向量中的信号必须定位，以便一旦扫描进去，所有的信号都在芯片内的正确位置。通过在链上增加其他芯片，该链的长度变长，一个芯片上的信号现在只是链的一部分。所以，最起码要把测试向量“键合出来”这样每个芯片的所有测试向量都扫描到正确的位置。

这似乎应该是一个简单的过程，但如果这是对多个芯片的唯一处理方式，那么封装内的每个芯片都将自行测试，而其他芯片则等待轮到测试。通过同时测试多个芯片，可以减少测试时间和成本。至少，这需要合并来自不同芯片的向量，使所有的测试最终都在所有芯片内的正确位置结束。但在这种情况下，人们必须密切关注电源、噪声、热问题以及其他任何可能使测试不可靠的问题。

测试经常涉及到同时切换许多信号，因此设计时间分析是必要的，以确保一个芯片的测试不会干扰其他芯片的同步测试。Chickermane说：“这些工具提供了最多I/O切换的测试信息，这样就可以进行[功率/信号完整性/热]分析”。在芯片设计过程中，尽可能发挥时钟边缘的作用，以减少同时切换，这可能会有所帮助。

使用的测试压缩也可能很重要。Synopsys公司首席工程师Adam Cron说：“通常情况下，所使用的压缩技术的架构将决定是否能在芯片堆叠上下最大限度地有效利用这些模式移植技术和顶层资源，例如，如果核心级模式被移植到封装顶层，并且压缩技术是流式压缩(需要连续的数据进入，同时观察连续的数据流出)，则核心级扫描端口必须通过流水线注册直接路由到顶层资源。这意味着在一组顶层扫描I/O资源上，一次只能测试一个核心。但打包压缩方案可以利用一个扫描输入和一个扫描输出同时测试任意数量的核。”

设计和DFT工具可以帮助完成这个过程。其中一些已经实现了自动化，尽管这个过程仍处于初级阶段，这意味着工具和方法学可能会不断发展。一些处于这种封装方法前沿的公司已经开发出了内部专有的方法。开放这些方法将有助于更广泛的采用。

另外一个重要的考虑因素是，封装中的不同芯片可能由不同公司制造，或者它们的DFT功能可能来源于不同的EDA公司，格式不兼容。这些都是可以解决的挑战。不同芯片的引脚和测试接口有标准的通信方式。因此，即使设计的具体细节仍是专有的，也会有足够的信息将它们集成到一个统一的测试中。

说了这么多，这些技术对于at-speed测试和模拟信号可能并不那么好用。Leong说：“人们不会进行100%的速度测试。”需要额外的人工干预来处理这些考虑因素。

跟踪冗余和监控

制造细间距迹线(trace)的一个挑战是迹线本身的良率。良品率很高时，但即使良品率是99%，而一个中介层上有几十万条迹线，那么每个中介层平均会有1000条或更多的故障。解决这个问题的办法是提供冗余，这一点必须在设计时考虑。冗余有两种基本方法。

被动式冗余，或称凸点式冗余。这为一个信号提供了多个微凸点，其理念是，如果一个微凸点发生故障，其他微凸点也不会发生故障。Global Unichip的首席技术官Igor Elkanovitch说：“绝大多数微凸点解决的是电源/地或低密度信号，如Serdes或通用I/O。我们的做法是复制这些微凸点，通常使每个信号有三到八个。因此，电源、地或信号的任何微凸点失效都不会导致芯片失效。”proteanTecs公司的系统副总裁Noam Brousard指出，对于PHY信号来说，无源冗余很可能不可行，因为PHY信号紧密地挤在一起。“每个信号使用3到8个微凸点对电源是有效的，但由于微凸点拥挤限制，在PHY领域并不适用。这是一种物理限制，与[PHY]标准无关。”

主动冗余。这里提供了一定数量的冗余迹线--比如说每16条车道多出1条车道。如果其中一个标准车道发生故障，那么故障信号就可以利用芯片中的路由电路路由到冗余车道。在许多情况下，整个信号库可能会转移以实现这一点。然后将配置存储在保险丝中，以便在每次上电时实现正确的路由。Horner指出：“很多人在他们的芯片中放入了JTAG可以访问的保险丝。”

在许多情况下，这发生在最终测试时，配置是由测试人员设置的。但是，当器件在其应用中运行时，监控可以提供类似测试的功能，这种监控可以检测到信号随着时间的推移而退化。因此，跟踪有可能不是在测试时失效，而是在以后的车道中失效。

由于冗余激活必须存储在未来的启动配置中，因此可能需要在应用部署后对保险丝进行编程--而保险丝需要更高的电压来编程。但正如Brousard所指出的，“车道修复是一个独立的机制。由于电压转换器已经在芯片上实现，因此不需要外部电压。可以选择将坏道存储在系统的外部存储器中。在这种情况下，HBM系统将在每次上电时从外部存储器加载车道修复数据。"

电路内监控既可以增强制造过程中的测试，也可以在部署应用后保持对信号的持续观察。Fraunhofer IIS自适应系统工程部先进系统集成组长和高效电子学部门主管AndyHeinig说：“我们需要用于芯片/封装接口的监控器。零时间点存在的铜柱和C4凸起缺陷，在电学上是可见的，以后就会成为可靠性故障。硅、铜和C4之间的热膨胀系数差异导致该界面的机械应力，所以缺陷会在寿命期内发生变化”。

这可能很难抓住。Heinig说：“我们需要一些东西来帮助识别制造后的裂缝，硅中的这些裂纹是由划片过程产生。这些在热循环后和产品寿命期间会变得更糟。硅中的小裂纹会变大并可能导致故障，我认为这是一个可靠性问题，我们需要尽快识别。先进工艺节点中使用的低Κ材料更容易受到这种现象的影响。我们看到更多的是由于硅裂纹导致的封装内芯片的问题。”

监测可以采取多种形式，涵盖许多不同的参数。例如，可以简单地寻找信号开路、短路和桥接。或可以更进一步，proteanTecs使用内部监测Agent来评估所有信号的眼图。如果信号质量开始下降，那冗余可以参与--甚至在产品正常运行期间。Brousard说：“我们可以识别在任务模式下显示出接近性能下限的特定引脚，并在其导致系统故障之前将其替代。我们可以看到每个引脚的退化情况，并且实际上可以建议用什么通道来替换。”

检查和可追溯性

对封装的考虑会退回到硅工艺本身，影响工艺控制。Vandewalle说：“每个芯片在加入多芯片封装之前必须进行检查和测试，以验证其功能。典型的问题可能包括异物、放置过程中的错位，以及切割工艺造成的缺陷。”发现这些问题是至关重要的。CyberOptics公司研发副总裁Tim Skunes说。“虽然某些封装方法比其他方法获得了更大的发展势头，但任何方法都需要高精度的检测和计量。”

CyberOptics的工程经理Jim Hoffman指出：“制造商知道一个芯片达到何种扭曲或变形程度下仍能与另一个芯片很好地配合。检测可以覆盖低至25微米的特征，包括凸点高度、球体共面性、基板共面性、直径和形状、相对位置以及其他各种测量值。”

检测则成为经济平衡的又一环节。Vandewalle说：“虽然在流程中增加检测步骤会增加绝对投资，但会降低每个封装的总成本，因为额外的流程控制会通过实现KGD提高整体良品率，消除错误废品，避免客户退货，造成大量返工，并对公司品牌造成潜在的负面影响。”

一些对安全至关重要的应用--尤其是汽车--需要可追溯性，这样，如果在使用一段时间后发现系统出现问题，就可以将故障一直追溯到制造芯片的晶圆上。PDF Solutions的业务开发总监Dave Huntley说：“我们所关注的是，当所有的芯片被组装成一个单一的封装时，能够对它们进行追踪。”许多芯片都有一个ECID(电子芯片ID)，协助进行这种追踪。组装过程和测试结果成为这种追踪记录的一部分。

SEMI E142标准将封装中裸片的位置--X和Y位置以及堆叠时的Z位置--与该裸片在其原始晶圆上的X和Y位置联系在一起。这使得晶圆测试结果可以在任何现场故障分析期间进行审查--无论芯片是否具有ECID。

总结

最后，执行的测试和检查数量将取决于对最终良率的影响。这是一个优化的过程，至少现在，每个多芯片封装项目必须确定该项目的经济平衡点在哪里。随着时间的推移，最佳实践和经验将使这一切变得更加简单。

信息来源 https://semiengineering.com/advanced-packaging-makes-testing-more-complex/